简介信号发生器的测试波形

　　信号输出的最后一级是偏置电路，该级电路由一个加法电路完成，加法器的一端为一个配置DAC输出的配置电压，另一端为输出信号。通过加法器之后的信号直接输出，如果用户需要功率需求，那后继再加功率放大等等。最后几级的运放都采用了+/-12的供电方式，所以信号发生器系统采用了一个5v到+/-12v的DC-DC变换器。该DC-DC选用了Maxim的MAX743，由于整套系统运行起来还是比较耗电的，整体功耗在500mA以上，所以MAX743的电感如果选择不好，那么带载能力极弱。

 

　　在本设计中，另一个比较有意思的地方是波形表的动态产生。正因为波形表能够根据用户需求动态产生，所以才可以采用RAM介质进行存储。基于这样的思想，本设计可以产生任意波形。最终实现在Labview平台上用鼠标随意画一个函数曲线，然后通过网络DDS信号发生模块就可以产生这样的波形。

 

　　信号发生器测试波形

 

　　设计实现之后，DDS信号发生器进行了测试。如下两幅是产生762.9Hz时的时域和频域波形。从图中可以看出还是比较干净的，背景噪声很小。但是随着时间的增长，背景噪声会加大，这主要原因在于热噪声加大了。CPLD等器件工作在50MHz的时钟频率下发烫。所以该用FPGA或者低功耗的MAXII（那个时候还没有）会好很多。

 

　　DDS设计体会

 

　　从原理上理解，DDS是比较简单的，通过抽样扫描波形表就可以了。为了达到抽样扫描的目的，设计了相位累加器。为了控制波形的初始相位，增加了相位加法器。DDS的输出频率分辨率由扫描频率和波形表的长度相关，如果扫描频率越高或者波形表越长，那么频率分辨率越高，但是，上述条件很难实现。

 

　　所以很多设计中为了提高分辨率，通常进行相位截断，相位累加器采用40位，这样波形表需要2^40B空间，频率分辨率能够达到fs/2^40，在实际寻址波形表时进行截断，例如只用15位去寻址，截断了25位，实际存储数据的空间只需要32KB，这在一定程度上提高了频率分辨率。

 

　　但是，相位截断有一个比较严重的问题，那就是频谱杂散。频谱杂散会导致在不需要的频点产生高能量谱信号，在相位截断的情况下，频谱杂散可以避免，但是需要满足kmod2^B==0，式中，k为频率控制字，B为截断长度。当信号发生器上式满足时，频谱杂散的问题就解决了，但是很显然，频率不能以截断前的频率精度进行递增。