时钟芯片 发生器缓冲器是用于 5G 基站应用的基于 PLL的时钟发生器，该芯片采用全数字锁相环技术，以实现高频低相噪性能，并具有低功耗和高PSRR能力。使用ADPLL技术，可实现<0.3ps RMS的相位抖动性能。
输出差分100MHz，125MHz，156.25MHz和单端33.33MHz CPU 时钟，同时输出 6 路 25MHz 缓冲参考时钟。
时钟芯片 发生器缓冲器主要特性
● 七路单端LVCMOS输出，输出阻抗为30欧姆
●三对LVPECL输出
一路差分LVPECL输出对（QA，nQA）的输出频率为156.25 MHz
两路可选的差分LVPECL输出对（QB，nQB和QC，nQC）的输出频率为100 MHz和125 MHz
● 1 路单端 LVCMOS 输出（QD）的频率为 33.33MHz CPU 时钟
● 可选外部晶体或单端输入源
● 晶体振荡器接口用于 25MHz 晶体
● VCO频率：2.5GHz
● 125MHz下的RMS相位抖动，使用25MHz晶体（12kHz-20MHz）：0.188ps（典型值）
●电源噪声抑制PSNR：-70dB
● 3.3v电源电压
●-40℃至85℃环境工作温度
●40 引脚 VFQFN 封装 6.0 × 6.0 × 0.85mm
