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CACR-HR10BBY81控制器的设计

　　CACR-HR10BBY81在视频图像处理中SDRAM主要用作数据缓存，也就是FPGA对SDRAM操作zui频繁的为读命令、写命令，在这两个命令中间插着激活、预充电、猝发终止、刷新等命令。对于高分辨率的视频流，分辨率都在1 280×1 024以上，也就是每行的点像素都要大于1 280个，数据量非常的庞大。

　　为了降低CACR-HR10BBY81的操作时钟的频率和提高视频处理的实时性，采用猝发的模式对SDRAM进行操作。对于SDRAM MT48LC4M32B2TG地址为A［7：0］，猝发操作的zui大长度为256.也就是说为了存储和读出一行的视频数据要对SDRAM的多行进行操作。如 1 280×1 024分辨率，需要5行SDRAM空间（256×5=1 280）。

　　对于不能被256整除的列数如1 600，就要采用控制猝发长度的方式，为了控制方便采用8行SDRAM空间存储一行视频数据（200×8=1 600）。标准的VESA分辨率都可以用此方式存储。在SDRAM控制器中设置了SDRAM的猝发长度的选择功能，只要修改需要的猝发长度即可，不要重新设计代码。

　　为了保证CACR-HR10BBY81的刷新要求，在每一行的SDRAM操作完成后就进行一次刷新操作，此操作经由输入的视频行同步信号（HSY）的触发，如果外部视频信号突然无输入，为了保证zui后存储的数据不丢失，进入自刷新模式。一当控制器检测到HSY无变化就会启用自刷新模式，周期对SDRAM刷新。

　　CACR-HR10BBY81控制器主状态机如图2所示。

　　CACR-HR10BBY81在主状态机完成初始化状态，进入等待状态后，等待读/写命令和视频数据输入信号。如果无视频输入，状态机始终在等待状态，并周期性的对SDRAM进行刷新，直到有视频和读/写命令输入。这部分的状态图如图3所示。

　　由于CACR-HR10BBY81猝发的zui大长度为256，在每两行操作之间都要进行激活、读/写命令、猝发终止、刷新等操作。由于读/写数据都使用的是像素时钟的频率，这样总个 FPGA系统只有一个时钟域，能保证整个系统*按照同步系统来设计，CACR-HR10BBY81能提高整个系统的可靠性。这样会带来一个问题，要想仅仅在视频的有效时间，即DEN 高电平部分完成一行视频数据的读/写工作，这是不能满足要求的。为了解决这个问题，需要借用行同步、前廊和后廊的时间，但是DEN无效后不传输视频数据的，为了解决这个矛盾在SDRAM控制器和数据流输入/输出接口之间要分别设计两个FIFO，深度大于一行的视频数据，采用乒乓操作保证视频流的流畅。

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