SHARP LQ150X1DG11 高质量* 返回列表页

​SHARP LQ150X1DG11嵌入式计算机应用的发展，嵌入式CPU的主频不断提高，这就造成了慢速系统存储器不能匹配高速CPU处理能力的情况。为了解决这个问题，许多高性能的嵌入式处理器内部集成了高速缓存Cache。其中，三星公司的S3C44B0X内部就集成了8 KB空间统一的指令和数据Cache。 　　

​SHARP LQ150X1DG11即高速缓冲存储器，是位于CPU与主存之间一种容量较小，但速度很高的存储器。由于CPU在进行运算时，所需的指令和数据都是从主存中提取的，而CPU运算速度要比主存读写速度快得多，这样极其影响整个系统的性能。

采用Cache技术，即在Cache中存放CPU常用的指令和数据，然后将这些数据和指令以一定的算法和策略从主存中调入，使CPU可以不必等待主存数据而保持高速操作。这样就满足了嵌入式系统实时、高效的要求。但Cache的使用也带来了*性的问题，在应用中应特别注意。 1 Cache*性问题的发现 　　

本项目的目标板为：处理器采用ARM芯片​SHARP LQ150X1DG11，存储器采用2片Flash和1片SDRAM,在调试的时候输入采用键盘，输出采用显示器，用RS232串口实现通信。 　　

在项目的开发过程中，经软件仿真调试成功的程序，烧入目标板后，程序却发生异常中止。通过读存储器的内容发现，程序不能正常运行在目标板上，是因为存储器中写入的数据与程序编译生成的数据不*，总是出现一些错误字节。 　　

经过一段时间的调试发现，只要在程序中禁止Cache的使用，存储器中写入的数据将不再发生错误，程序可以正常运行，但速度明显减慢。经过分析，认为问题是由于Cache数据与主存数据的不*性造成的。 　　Cache数据与主存数据不*是指：在采用​SHARP LQ150X1DG11的系统中，同样一个数据可能既存在于Cache中，也存在于主存中，两者数据相同则具有*性。

2 分析Cache的*性问题 　要解释Cache的*性问题，首先要了解Cache的工作模式。Cache的工作模式有两种：写直达模式（writethrough）和写回模式（writeback）。写直达模式是，每当CPU把数据写到Cache中时，Cache控制器会立即把数据写入主存对应位置。

所以，​SHARP LQ150X1DG11主存随时跟踪Cache的版本，从而也就不会有主存将新数据丢失这样的问题。此方法的优点是简单，缺点是每次Cache内容有更新，就要对主存进行写入操作，这样会造成总线活动频繁。

Siemens Simatic S7 CPU 215,6ES7 215-2AD00-0XB0

Siemens Simatic S7 CPU 316-2 DP, 6ES7 316-2AG00-0AB0

Siemens Simatic S5 PS951 3A,6ES5 951-7NB21

Siemens Simatic S5 CPU 947, 6ES5 947-3UA21

Siemens Simatic S5 CPU 944B,6ES5 944-7UB21,E:05

Siemens Simatic S7 CPU 313C,6ES7 313-6BE01-0AB0

Siemens Simatic S5 CPU 921, 6ES5921-1AA21, E:03

Siemens Simatic S5 CP1430,6GK1143-​0TA01,E:02

Siemens Simatic S5 095U, 6ES5 095-8MB03,6ES50​95-8MB03

Siemens Simatic S7 FM 354, 6ES7 354-1AH01-0AE0,​E:04

Siemens eperm XP,6DP1232-8BA,​6DP 1232-8BA

Siemens Simatic S5/VIPA, SSN-BG89A,E:24