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ABB DAI04CPU时钟电路设计 本系统采用一个33.33 MHz的外部晶体振荡器连接到CPU的Sysclk引脚作为外部输入的低频时钟源，然后通过初始化配置片内锁相环（PLL）将外部输入的低频时钟源倍频，为系统提供高频系统时钟。

3.3 ABB DAI04电路设计 由于PowerPC440GP的DDR SDRAM接口具有zui高64位数据总线和8位ECC纠错位，所以选用5个HY5DU281622ETP-M作为板上内存模块，该电路结构为8 Mxl6 bits，5个内存电路共用1个bankSel0片选空间，其中4个内存电路构成数据总线为64位的数据存储区，内存容量为64 M字节，另外1个内存电路的低8位用作ECC。

ABB DAI04还可扩展1个184针的DIMM（必须采用72位的ECC内存条）。内存模块各电路及DIMM的时钟由PowerPC440GP的Memclkout0引脚提供（其频率等于PLB总线时钟，一般为100 MHz或133 MHz）。ABB DAI04为了保证各器件时钟同步．引入CY2309时钟匹配器件，该器件拥有内部时钟锁相环，可以将引脚输出的时钟信号分成9条相位频率*相同的时钟信号（5条供给芯片，4条供给DIMM），并且可以避免任一时钟信号反射对其他时钟造成的影响。DDRSDRAM模块采用SSTL-2信号标准，工作电压为2.5 V。

ABB DAI04进行布板设计时要重点考虑Data/DM/DQS等信号线的走线及长度、信号线的端接方法及符合SSTL-2信号要求的端接电压VTT和输入参考电压信号VREF的电路设计。Data/DM/DQS等信号线应尽量采用相同的走线结构并严格保持等长。信号线末端的端接*使用串并联方式，如图2所示。这里串联端接电阻器的阻值一般为22 Ω，并联端接电阻器阻值一般为25 Ω，位置应尽量靠近信号接收端引脚，可有效减少信号反射和电磁干扰，适应更高的时钟率。对于端接电压VTT和参考电压VREF，采用内存厂商*的ML6554来提供。另外，由于ABB DAI04电路时序操作的复杂性，结合控制器内部时序寄存器的配置对这部分电路进行板级仿真是非常重要的。

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